株式会社エッチ・ディー・ラボ

【神奈川】半導体設計エンジニア

  • 想定給与 450万円~850万円
  • 神奈川県
  • 正社員
  • 完全週休2日制

充実した研修制度でスキルアップできる!!月残業平均18hで働きやすい◎

職務概要半導体設計エンジニアを担当していただきます。
職務詳細VHDL、Verilog-HDL、System Verilog、SystemCによる、
ロジック回路設計を主にお任せします。
ハイレベルな設計を手がけていただくことが多くなります。
また、SystemCに関する技術提供、新たな設計環境構築、設計を
効率化するための手法を開発する設計・検証コンサルティングに
携わっていただくことも可能です。
ロジック回路設計からスタートするもよし、
最初からコンサルティングに携わるもよし。
あなたの希望と実力に応じて、選択していただけます。
ハイレベルな設計に携われるワケトレーニング、講演会などを通じて、多くの大手半導体メーカーや
機器メーカーに技術提供する同社。これらの実績が高く評価され、
設計も手がけてほしいというオファーが絶えませんでした。
そこで、実際に設計も行なうように。代表取締役の実績から、
抽象度の高いハイレベルな設計をお願いされることが多くあります。 会社の特徴 《 半導体業界の設計基準を開発した同社 》
同社は回路設計の総合コンサルティング会社です。そして、半導体業界の設計基準である『RTLデザイン・スタイルガイド』を開発した企業でもあります。さらに、多くのメーカーが自社のエンジニアに、同社の研修を受けさせています。この理由は、15年前に同社の代表である長谷川さんが著した『デザインスタイルガイド』という電子回路設計についての書籍にあります。 今では日本国内の電子回路設計における基準として扱われており、その著者をはじめとした講師が教鞭をふるうため、多数の大手メーカーが頼っているのです。このような20年以上前から築いてきた実績を活かし、日本を代表する大手半導体、電子機器メーカーと肩を並べて研究開発を手がけているのが同社です。

募集要項

職種
【神奈川】半導体設計エンジニア
応募資格
【必須】
・VHDL、Verilog-HDLによるロジック回路設計の経験

【尚可】
・SystemCへの興味

《毎月1回は勉強会を実施》
技術ノウハウの共有を目的として、全員で勉強会を行なっています。
現在は、SystemCの設計手法に関する勉強会が主流です。
講師役となるのはメンバー全員。順番を決め、当番制で行なっています。

《社外セミナーへの参加を奨励》
他社が主催する技術トレーニングなどのセミナーへの参加を奨励しています。
また、海外研修に参加する機会も用意しています。
必要な経験スキル
・一人よりも、仲間と意見を交換しながら設計を行ないたい
・現状に満足することなく、常に最先端技術を学んでいたい
勤務地
【関東】神奈川県 横浜市港北区
勤務時間
フレックスタイム制(標準労働時間7時間)
※コアタイム10時00分〜15時00分
想定給与
450万円~850万円
■経験、スキル、年齢を考慮の上、同社規定により優遇
待遇/福利厚生
交通費全額支給、出張手当、海外研修制度、退職金制度、社員持株制度、保養所
休日/休暇
年間休日128日、完全週休2日制(土・日)、祝日、夏季、年末年始、有給(初年度12日)、慶弔、代休
雇用形態
正社員

会社概要

会社名
株式会社エッチ・ディー・ラボ
事業内容
・通信、画像処理に関するHDL設計、LSI・FPGA設計、コンサルティング・IP開発、LSI・FPGA設計トレーニング
本社所在地
〒222-0033 横浜市港北区新横浜3-17-6 イノテックビル10F
設立年
1996年4月
従業員数
22名
資本金
3,780万円

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